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Assembleur 80x86

LFENCE

INTEL Pentium 4+, SSE2 Load Fence

Syntaxe

LFENCE

Description

Cette instruction permet d'agir comme une barrière pour forcer une priorité en mémoire (sérialisation) entre les instructions précédant le LFENCE et les instructions de chargement suivant le LFENCE.

Mnémonique

Instruction Opcode Description
LFENCE 0Fh AEh E8h Force l'ordre de sérialisation de chargement des opérations

Exceptions

Message Mode réel Virtuel 8086 Mode protégé Description
#UD(Opcode invalide)     X Cette instruction n'est pas supporté et est indiqué par le bit 26 du registre EDX de la fonction 0000_0001h de l'instruction CPUID.

Voir également

Instruction assembleur 80x86 - Instruction MFENCE
Instruction assembleur 80x86 - Instruction SFENCE

Références

Intel® 64 and IA-32 Architectures Software Developer’s Manual Volume 2A: Instruction Set Reference, A-M, Edition Intel, Mars 2010, Publication No. 253666-034US, page 653 à 653.

Dernière mise à jour : Lundi, le 1 septembre 2014