Référence des instructions de l'assembleur DPS 8000 du matériel de Honeywell Bull :
| Nom | Description |
|---|---|
| A4BD | Cette instruction permet d'effectuer l'addition de déplacement de 4 bit au registre d'adresse. |
| A4BDX | Cette instruction permet d'effectuer l'addition de déplacement de 4 bit au registre d'adresse et force le bit 29 à la valeur 0. |
| A6BD | Cette instruction permet d'effectuer l'addition de déplacement de 6 bit au registre d'adresse. |
| A6BDX | Cette instruction permet d'effectuer l'addition de déplacement de 6 bit au registre d'adresse et force le bit 29 à la valeur 0. |
| A9BD | Cette instruction permet d'effectuer l'addition de déplacement de 9 bit au registre d'adresse. |
| A9BDX | Cette instruction permet d'effectuer l'addition de déplacement de 9 bit au registre d'adresse et force le bit 29 à la valeur 0. |
| AARn | Cette instruction permet d'extraire le descripteur alphanumérique de l'adresse effective calculée Y. Le champ TA, bits 21 et 22, est examiné pour déterminer le type de données décrit. Si le code TA indique des données de caractères de 9 bits, les bits 18 et 19 du champ descripteur CN vont aux positions de bits correspondantes de ARn et les zéros remplissent les bits de 20 à 23 de ARn. Si le code TA indique des données de caractères de 6 ou 4 bits, le champ de descripteur CN est converti de manière appropriée en une représentation de chaîne de bits et passe aux bits de 18 à 23 de ARn. Dans tous les cas, la partie mot du descripteur récupéré est placée dans la partie mot (bits de 0 à 17) de ARn. |
| ABD | Cette instruction permet d'effectuer l'addition de déplacement de bit au registre d'adresse. |
| ABDX | Cette instruction permet d'effectuer l'addition de déplacement de bit au registre d'adresse et force le bit 29 à la valeur 0. |
| AD2D | Cette instruction est identique à AD3D, sauf que la somme est entreposée en utilisant YC2, TN2, S2 et, si S2 indique un format mis à l'échelle, SF2. |
| AD2DX | Cette instruction permet d'ajouter le nombre décimal du type de données TN1, le signe et le type décimal SX1 et l'emplacement de départ YC1 au nombre décimal du type de données TN2, au signe et au type décimal SX2 et à l'emplacement de départ YC2. La somme est entreposée à partir de l'emplacement YC2 sous la forme d'un nombre décimal du type de données TN2 et du signe et du type décimal SX2. |
| AD3D | Cette instruction permet d'ajouter le nombre décimal du type de données TN1, le signe et le type décimal S1 et l'emplacement de départ yel, au nombre décimal du type de données TN2, au signe et au type décimal S2 et à l'emplacement de départ YC2. La somme est entreposée à partir de l'emplacement YC3 sous la forme d'un nombre décimal du type de données TN3 et du signe et du type décimal S3. |
| AD3DX | Cette instruction permet d'ajouter le nombre décimal du type de données TN1, le signe et le type décimal SX1 et l'emplacement de départ yel au nombre décimal du type de données TN2, au signe et au type décimal SX2 et à l'emplacement de départ YC2. La somme est entreposée à partir de l'emplacement YC3 sous la forme d'un nombre décimal du type de données TN3 et du signe et du type décimal SX3. |
| ADA | Cette instruction permet d'ajouter au registre A. |
| ADAQ | Cette instruction permet d'ajouter au registre AQ. |
| ADE | Cette instruction permet d'ajouter au registre exponentiel. |
| ADL | Cette instruction permet d'effectuer un ajout de la partie basse au registre AQ. |
| ADLA | Cette instruction permet d'effectuer un ajout logique au registre A. |
| ADLAQ | Cette instruction permet d'effectuer un ajout logique au registre AQ. |
| ADLQ | Cette instruction permet d'effectuer un ajout logique au registre Q. |
| ADLR | Cette instruction permet d'effectuer un ajout logique d'un registre à un autre registre. |
| ADLXn | Cette instruction permet d'effectuer un ajout logique au registre d'index n. |
| ADQ | Cette instruction permet d'ajouter au registre Q. |
| ADRR | Cette instruction permet d'ajouter un registre à un autre registre. |
| ADXn | Cette instruction permet d'ajouter au registre d'index n. |
| ALR | Cette instruction permet d'effectuer une rotation de bit vers la gauche du registre A. |
| ALS | Cette instruction permet d'effectuer un décalage de bit vers la gauche du registre A. |
| ANA | Cette instruction permet d'effectuer un «Et binaire» au registre A. |
| ANAQ | Cette instruction permet d'effectuer un «Et binaire» au registre AQ. |
| ANQ | Cette instruction permet d'effectuer un «Et binaire» au registre Q. |
| ANRR | Cette instruction permet d'effectuer un «Et binaire» de registre à registre. |
| ANSA | Cette instruction permet d'effectuer un «Et binaire» dans l'entreposage au registre A. |
| ANSQ | Cette instruction permet d'effectuer un «Et binaire» dans l'entreposage au registre Q. |
| ANSXn | Cette instruction permet d'effectuer un «Et binaire» dans l'entreposage au registre d'index n. |
| ANXn | Cette instruction permet d'effectuer un «Et binaire» au registre d'index n. |
| AOS | Cette instruction permet d'ajouter 1 dans l'entreposage. |
| ARAn | Cette instruction est l'inverse de AARn. Le descripteur alphanumérique est extrait de l'adresse effective calculée Y. Le code de champ TA est examiné pour déterminer le type de données. Les bits de 18 à 23 de ARn sont convertis de manière appropriée et remplacent les bits de 18 à 20 du descripteur, et l'adresse de mot (de 0 à 17) de ARn remplace les bits de 0 à 17. Le descripteur mis à jour est ensuite entreposé dans l'emplacement Y. |
| ARL | Cette instruction permet d'effectuer un décalage logique vers la droite du registre A. |
| ARNn | Cette instruction est l'inverse de l'instruction NARD. Le descripteur numérique est extrait de l'adresse Y calculée et le bit de champ TN est examiné. Les bits de 0 à 17 de ARn remplacent les bits du descripteur de 0 à 17. Les bits de 18 à 23 de ARn sont convertis de manière appropriée et remplacent les bits de 18 à 20 du descripteur. Le descripteur mis à jour est ensuite entreposé à l'emplacement Y. |
| ARS | Cette instruction permet d'effectuer un décalage de bit vers la droite du registre A. |
| ASA | Cette instruction permet d'effectuer l'addition dans l'entreposage du registre A. |
| ASQ | Cette instruction permet d'effectuer l'addition dans l'entreposage du registre Q. |
| ASXn | Cette instruction permet d'effectuer l'addition dans l'entreposage du registre d'index n. |
| AWCA | Cette instruction fonctionne de manière similaire à l'instruction ADA sauf que si l'indicateur de retenue est activé avant l'exécution de l'instruction, un 1 est ajouté à la position la moins significative du registre A. |
| AWCQ | Cette instruction fonctionne de manière similaire à l'instruction ADQ sauf que si l'indicateur de report est activé avant l'exécution de l'instruction, un 1 est ajouté à la position la moins significative du registre Q. |
| AWD | Cette instruction permet d'ajouter un déplacement de mot dans le registre d'adresse. |
| AWDX | Cette instruction permet d'ajouter un déplacement de mot dans le registre d'adresse et force le bit 29 à la valeur 0. |
| BCD | Cette instruction permet d'exécuter une étape d'un algorithme pour la conversion d'un nombre binaire en décimal binaire codé équivalent, ceci nécessitant la division courte répétée du nombre binaire ou du dernier reste par une constante de 36 bits de la mémoire. |
| BTD | Cette instruction permet de convertir l'entier binaire du complément commençant à l'emplacement YC1 en une chaîne signée de caractères décimaux du type de données TN2, le signe et le type décimal 52 (52 = 00 est illégal) et le facteur d'échelle 0: et est entreposé, justifié à droite, comme une chaîne de longueur L2 commençant à l'emplacement YC2. |
| CAMP | Cette instruction permet d'activer ou de désactiver le PTWAM, d'effacer tout le PTWAM et d'effacer sélectivement le PTWAM. Les options d'instructions sont basées sur la balise de mot d'instruction, les bits d'adresse effectifs 16 et 17, et l'état ON/OFF du PTWAM. |
| CANA | Cette instruction permet d'effectuer une comparaison «Et binaire» avec le registre A. |
| CANAQ | Cette instruction permet d'effectuer une comparaison «Et binaire» avec le registre AQ. |
| CANQ | Cette instruction permet d'effectuer une comparaison «Et binaire» avec le registre Q. |
| CANXn | Cette instruction permet d'effectuer une comparaison «Et binaire» avec le registre d'index n. |
| CCAC | Cette instruction fonctionne comme une instruction NOP. La présence du CCAC dans le répertoire d'instructions est uniquement destinée à la compatibilité. Toutes les instructions référencent le cache sauf pour charger et effacer et les instructions de comparaison d'entreposage. Ceux-ci contournent toujours le cache et ne provoquent pas de charge de bloc sur un top de répertoire. |
| CIOC | Cette instruction permet d'effectuer une écriture de double mot dans la SCU de contrôle désignée. La SCU entrepose le mot double dans la file d'attente de connexion de port et informe le port de réception. Le double mot est formé à partir du contenu du registre A du CPU, d'une entrée dans le bloc-notes du CPU et de l'adresse absolue développée. Le contenu du bloc-notes connu sous le nom de table de connexion se compose de 12 entrées de 12 bits. La table de connexion est créée à l'extérieur du logiciel au moment de l'initialisation. |
| CLIMB | Cette instruction comporte 4 variantes et effectue des fonctions d'appel, de retour et d'appels de routine communs à la fois dans le même segment d'instruction et vers un segment d'instruction différent et également dans le même domaine et vers une référence de domaine différente. |
| CMG | Cette instruction permet de comparer l'amplitude des nombres algébriques signés. Par exemple, si -1 et +1 sont comparés, ils sont considérés égaux et l'indicateur 0 est activé. |
| CMK | Cette instruction permet de comparer les positions de bits correspondantes dans C(A) et C(Y) pour déterminer si elles sont égales ou non. Les bits pour lesquels le bit correspondant de Q est I sont masqués et non comparés. |
| CMPA | Cette instruction permet d'effectuer une comparaison avec un registre A. |
| CMPAQ | Cette instruction permet d'effectuer une comparaison avec un registre AQ. |
| CMPB | Cette instruction permet de comparer logiquement, la chaîne de bits commençant à l'emplacement YCBl, à la chaîne de bits commençant à l'emplacement YCB2 jusqu'à ce qu'une inégalité soit trouvée ou jusqu'à ce que le plus grand point (L1 ou L2) soit épuisé. Si L1 n'est pas égal à L2, le bit de remplissage (F) est utilisé pour tamponner les bits les moins significatifs de la chaîne la plus courte. Le contenu des 2 chaînes reste inchangé. |
| CMPC | Cette instruction permet de comparer logiquement, en commençant à l'emplacement yel, la chaîne de caractères alphanumériques de type TA1 à la chaîne de caractères alphanumériques de type supposé TA1 commençant à l'emplacement YC2 jusqu'à ce qu'une inégalité soit trouvée ou jusqu'à ce que le décompte supérieur (L1 ou L2) soit épuisé. Si L1 n'est pas égal à L2, alors le caractère FILL est utilisé pour remplir les caractères les moins significatifs de la chaîne la plus courte. Le contenu des 2 chaînes reste inchangé. Les bits de 21 à 23 du descripteur 2 ne sont pas interprétés. |
| CMPCT | Cette instruction permet de comparer logiquement, en commençant à l'emplacement YC1, la chaîne de caractères alphanumériques de type TA1 à la chaîne de caractères alphanumériques de type TA1 supposé commençant à l'emplacement YC2, jusqu'à ce qu'une inégalité soit trouvée ou jusqu'à ce que le plus grand total (L1 ou L2) soit épuisé. |
| CMPN | Cette instruction permet de comparer algébriquement à partir de l'emplacement YC1, le nombre décimal du type de données TN1 et le signe et le type décimal S1 au nombre décimal du type de données TN2 et au signe et au type décimal S2 commençant à l'emplacement YC2. La comparaison soustrait effectivement le numéro 1 du numéro 2. Zéros (4 bits - 0000) sont utilisés pour tamponner les parties intégrale et fractionnaire du champ plus court. Les 2 nombres restent inchangés. |
| CMPNX | Cette instruction permet de comparer algébriquement à partir de l'emplacement YC1, le nombre décimal du type de données TN1 et du type signe et décimal SX1 au nombre décimal du type de données TN2 et au signe et au type décimal SX2 commençant à l'emplacement YC2. La comparaison soustrait effectivement le numéro 1 du numéro 2. Zéros (4 bits - 0000) sont utilisés pour tamponner les parties intégrale et fractionnaire du champ plus court. Les 2 nombres restent inchangés. |
| CMPQ | Cette instruction permet de comparer avec le registre Q. |
| CMPXn | Cette instruction permet de comparer avec le registre d'index n. |
| CMRR | Cette instruction permet d'effectuer une comparaison de C(R1) avec C(R2) et fixe les indicateurs de façon approprié. |
| CNAA | Cette instruction permet de comparaison avec un «Et binaire négatif» avec le registre A. |
| CNAAQ | Cette instruction permet de comparaison avec un «Et binaire négatif» avec le registre AQ. |
| CNAQ | Cette instruction permet de comparaison avec un «Et binaire négatif» avec le registre Q. |
| CNAXn | Cette instruction permet de comparaison avec un «Et binaire négatif» avec le registre d'index n. |
| CSL | Cette instruction permet d'évaluer la chaîne de bits commençant à l'emplacement YCB1, bit par bit, avec la chaîne commençant à l'emplacement YCB2 et le bit approprié provenant du champ de commande BOLR est placé dans chaque bit correspondant de la chaîne commençant à l'emplacement YCB2. Si L1 est supérieur à L2, les bits L1 à L2 les moins significatifs de la chaîne 1 sont tronqués et l'indicateur de troncature est activé. Si L1 est inférieur à L2, le bit de remplissage (F) est utilisé comme les bits les moins significatifs L2-L1 de la string 1. Le contenu de la string 1 reste inchangé. |
| CSR | Cette instruction fonctionne de la même manière que CSL sauf que les emplacements de départ sont YCB1 + (L1-1) et YCB2 + (L2-1) et que l'évaluation est de droite à gauche (bits les moins significatifs). Toute troncature ou remplissage sont des bits les plus significatifs. |
| CWL | Cette instruction permet de tester la valeur algébrique de C(Y) pour déterminer si elle se situe dans la plage des valeurs algébriques limité par C(A) et C(Q). Les indicateurs sont ensuite définis pour refléter le résultat. Cette instruction n'est pas recommandée pour les comparaisons logiques (non signées). |
| DFAD | Cette instruction permet d'additionner un nombre à virgule flottante (nombre réel) de double précision. |
| DFCMG | Cette instruction permet d'effectuer une magnitude de comparaison d'un nombre à virgule flottante (nombre réel) de double précision. |
| DFCMP | Cette instruction permet de comparer un nombre à virgule flottante (nombre réel) de double précision. |
| DFDI | Cette instruction permet d'effectuer une division inverser d'un nombre à virgule flottante (nombre réel) de double précision. |
| DFDV | Cette instruction permet de diviser un nombre à virgule flottante (nombre réel) de double précision. |
| DFLD | Cette instruction permet de charger un nombre à virgule flottante (nombre réel) de double précision. |
| DFLP | Cette instruction permet de traiter l'opérande de mémoire C(Y) comme des données à virgule flottante à double précision. La valeur absolue de ces données est normalisée et son exposant, la mantisse (les bits de 8 à 71) et 0 sont chargés dans C(E), C(AQ) de 0 à 63 et C(AQ) de 64 à 7l, respectivement. |
| DFMP | Cette instruction permet de multiplier un nombre à virgule flottante (nombre réel) de double précision. |
| DFRD | Cette instruction permet d'effectuer un vrai arrondissement sur C(EAQ) pour réduire la mantisse du nombre à virgule flottante à 64 bits. L'exposant est mis à -128 si la mantisse arrondie = 0. |
| DFSB | Cette instruction permet de soustraire un nombre à virgule flottante (nombre réel) de double précision. |
| DFSBI | Cette instruction permet de soustraire le complément à 2 de la plus petite valeur et alors décalée vers la droite pour l'égaliser. La partie décalée est tronquée et l'addition est exécutée. Après addition, la somme est normalisée et les 72 bits de la mantisse sont chargés dans AQ. |
| DFST | Cette instruction permet d'entreposer un nombre à virgule flottante (nombre réel) de double précision. |
| DFSTR | Cette instruction permet d'effectuer un vrai arrondissement sur C(EAQ) à 64 bits de précision dans C(AQ). Le résultat est normalisé et entreposé dans la paire Y. C(EAQ) est inchangé. L'exposant est entreposé sous la forme -128 si la mantisse arrondie = 0. |
| DIS | Cette instruction permet d'effectuer aucune opération et si elle est activée, PATROL est appelée. Le processeur ne poursuit pas l'instruction suivante, mais attend un signal d'interruption de programme. Lorsqu'une interruption se produit, PATROL est arrêté. |
| DIV | Cette instruction permet d'effectuer une division d'entier 36 bits C(Q) et C(Y) avec les signe compris. Le quotient entier de C(Q) est divisé par C(Y) est chargé dans le registre Q et le reste entier est chargé dans le registre A. Le signe restant est le même que celui du dividende sauf si le reste est nul. |
| DRL | Cette instruction permet générer une erreur Derail, amenant le processeur à passer en mode maître privilégié et à exécuter une instruction CLIMB vers l'intérieur en utilisant le descripteur d'entrée obtenu à partir de la paire de mots dans les emplacements de mémoire 32 et 33 octaux. |
| DTB | Cette instruction permet de convertir la chaîne de caractères décimaux de type de données TNl, signe et type décimal S1 (S1 = 00 est illégal), et le facteur d'échelle 0 commençant à YC1 en entier binaire à complément 2 et est entreposé, justifié à droite, sous forme de chaîne de caractères de longueur L2, commençant à l'emplacement YC2. Si la chaîne générée est supérieure à 12, l'excès d'ordre supérieur est tronqué et l'indicateur de débordement est défini. CN2 est donné dans le format de caractères 9 bits avec les codes légaux 000, 010, 100 et 110. |
| DUFA | Cette instruction permet d'effectuer l'addition d'un nombre de double précision non-normalisé. |
| DUFM | Cette instruction permet de multiplier comme l'instruction DFMP, sauf qu'il effectue la normalisation finale. |
| DUFS | Cette instruction permet de soustraire le complément à 2 de la plus petite valeur est ensuite décalée vers la droite pour l'égaliser. La partie décalée est tronquée et l'addition est exécutée. |
| DV2D | Cette instruction est identique à DV3D sauf que le quotient est entreposé en utilisant YC2, TN2, S2 et, si S2 indique un format mis à l'échelle, SF2. |
| DV2DX | Cette instruction est identique à DV3DX sauf que le quotient est entreposé en utilisant YC2, TN2, Sx2 et, si SX2 indique un format mis à l'échelle, SF2. |
| DV3D | Cette instruction permet de diviser le nombre décimal du type de données TNl, le signe et le type décimal S1 et l'emplacement de départ YC1 par le nombre décimal du type de données TN2, le signe et le type décimal S2 et l'emplacement de départ YC2. Le quotient est entreposé à partir de l'emplacement YC3 sous la forme d'un nombre décimal du type de données TN3 et du signe et du type décimal S3. |
| DV3DX | Cette instruction permet de diviser le nombre décimal du type de données TN1, le signe et le type décimal SXl et l'emplacement de départ YCl, par le nombre décimal du type de données TN2, le signe et le type décimal SX2 et l'emplacement de départ YC2. Le quotient est entreposé à partir de l'emplacement YC3 sous la forme d'un nombre décimal du type de données TN3 et du signe et du type décimal SX3. |
| DVF | Cette instruction permet de diviser un dividende fractionnaire de 71 bits (signe compris) par un diviseur fractionnaire de 36 bits (signe compris) pour former un quotient fractionnaire de 36 bits (signe compris) et un reste fractionnaire de 36 bits (signe compris). Le bit 35 du reste correspond au bit 70 du dividende. Le signe restant est égal au signe de dividende sauf si le reste est égal à 0. Le bit 71 de C(AQ) n'est pas utilisé. |
| DVRR | Cette instruction permet de spécifier une paire de registres dans R1. Le contenu du registre impaire, ou Q si AQ est spécifié, est divisé par C(R2). Le quotient résultant est chargé dans R1-impair et le reste dans R1-pair. |
| EAA | Cette instruction permet le déplacement de données entre les registres A. La source de données est spécifiée par la modification d'adresse et la destination de données par le code d'opération de l'instruction. |
| EAQ | Cette instruction permet le déplacement de données entre les registres Q. La source de données est spécifiée par la modification d'adresse et la destination de données par le code d'opération de l'instruction. |
| EAXn | Cette instruction permet le déplacement les données entre les registres. La source de données est spécifiée par la modification d'adresse et la destination de données par le code d'opération de l'instruction. |
| EPAT | Cette instruction permet de tester l'adresse virtuelle de la fonction de cartographie d'adresse mémoire réelle du matériel. Les adresses sont générées dans la séquence normale et entreposées dans 4 registres de test spéciaux au lieu d'accéder à la mémoire. |
| EPPRn | Cette instruction contient un ensemble de 8 instructions générant une adresse effective (EA) et la charge dans le registre de pointeur (ARn, SEGaDn, DRn). |
| ERA | Cette instruction permet d'effectuer un «Ou exclusif binaire» à un registre A. |
| ERAQ | Cette instruction permet d'effectuer un «Ou exclusif binaire» à un registre AQ. |
| ERQ | Cette instruction permet d'effectuer un «Ou exclusif binaire» à un registre Q. |
| ERRR | Cette instruction permet d'effectuer un «Ou exclusif binaire» d'un registre vers un autre registre. |
| ERSA | Cette instruction permet d'effectuer un «Ou exclusif binaire» vers un entreposage de registre A. |
| ERSQ | Cette instruction permet d'effectuer un «Ou exclusif binaire» vers un entreposage de registre Q. |
| ERSXn | Cette instruction permet d'effectuer un «Ou exclusif binaire» vers un entreposage de registre d'index n. |
| ERXn | Cette instruction permet d'effectuer un «Ou exclusif binaire» à un registre d'index n. |
| FAD | Cette instruction permet d'additionner un nombre à virgule flottante (nombre réel). |
| FCMG | Cette instruction permet d'effectuer un magnitude de comparaison de nombre à virgule flottante (nombre réel). |
| FCMP | Cette instruction permet de comparer un nombre à virgule flottante (nombre réel). |
| FDI | Cette instruction permet de décaler vers la droite la mantisse de dividende et l'exposant de dividende est augmenté en conséquence jusqu'à ce que: |dividende de la mantisse| < |IC (AQO-27) | quand un tel changement se produit, seulement les 0 du dividende seront perdus. |
| FDV | Cette instruction permet de diviser un nombre à virgule flottante (nombre réel). |
| FLD | Cette instruction permet de charger un nombre à virgule flottante (nombre réel). |
| FLP | Cette instruction permet de traiter l'opérande de mémoire C(Y) comme des données à virgule flottante à simple précision. La valeur absolue de ces données est normalisée et son exposant, mantisse (bits de 8 à 35) et 0 sont chargés dans C(E), C(AQ) de 0 à 27 et C(AQ) de 28 à 7l, respectivement. |
| FMP | Cette instruction permet d'effectuer la multiplication comme suit: C(E) + C(Y) 0-7 → C(E), C(AQ) * C(Y) 8-35 donne un produit plus un signe de 98 bits, les 71 bits plus le signe plus → C(AQ), C(EAQ) normalisé → C(EAQ). |
| FNEG | Cette instruction permet de changer le nombre de C(EAQ) en négatif normalisé (si C(AQ) ≠ 0). L'opération est exécutée en formant d'abord le complément à 2 de C(AQ), et puis en normalisant C(EAQ). |
| FNO | Cette instruction permet de normaliser le nombre en C(EAQ). Si l'indicateur de débordement est sur ON, le numéro dans EAQ est normalisé d'un endroit vers la droite: le bit de signe 0 de C(AQ) est alors inversé pour reconstituer le signe réel. L'indicateur de débordement est désactivé. |
| FRD | Cette instruction permet d'effectuer un vrai arrondissement de C(EAQ) avec une précision de 28 bits dans C(AQ). Le résultat est ensuite normalisé et restauré dans les registres EAQ. Un vrai arrondi signifie que la même opération d'arrondi appliquée à un nombre de même grandeur et à un signe opposé aboutirait à une somme des 2 nombres arrondis de 0 exactement. |
| FSB | Cette instruction permet d'effectuer la soustraction du complément à 2 de la plus petite valeur est ensuite décaler vers la droite pour l'égaliser. La partie décalée est tronquée et l'addition est exécutée. La définition de la normalisation est située sous la description de l'instruction FNO. |
| FSBI | Cette instruction permet d'effectuer la soustraction du complément à 2 de la plus petite valeur est ensuite décaler vers la droite pour l'égaliser. La partie décalée est tronquée et l'addition est exécutée. Après l'addition, la somme est normalisée et les 72 bits de la mantisse sont chargés dans AQ. |
| FST | Cette instruction permet d'entreposer le nombre à virgule flottante (nombre réel). |
| FSTR | Cette instruction permet d'effectuer un vrai arrondissement de C(EAQ) avec une précision de 28 bits dans C(AQ). Le résultat est alors normalisé et entreposé dans Y. Un vrai arrondi signifie que la même opération d'arrondi appliquée à un nombre de même grandeur et de signe opposé aboutirait à une somme des 2 nombres arrondis de 0 exactement. |
| FSZN | Cette instruction permet d'indiquer la virgule flottant définissant les indicateurs 0 et négatif de l'entreposage. |
| FTR | Cette instruction permet de tronquer la partie fractionnaire des données à virgule flottante de C(EAQ) pour obtenir un nombre entier. Le résultat est normalisé et entreposé dans C(EAQ). Une troncature correcte à un entier est telle que tronquer les parties fractionnaires de 2 nombres avec le même signe absolu et différent et puis d'ajouter les résultats produisant 0. |
| GLDD | Cette instruction permet de charger C(Y-paire) dans la paire GXn spécifiée par les bits de 24 à 26 du code d'opération. |
| GLLS | Cette instruction permet d'effectuer un long décalage vers la gauche de GXn. |
| GLRL | Cette instruction permet d'effectuer un long décalage logique vers la droite de GXn. |
| GLRL | Cette instruction permet d'effectuer un long décalage logique vers la droite de GXn. |
| GLRS | Cette instruction permet d'effectuer un long décalage vers la droite de GXn. |
| GLS | Cette instruction permet d'effectuer un décalage vers la gauche de GXn. |
| GRL | Cette instruction permet d'effectuer un décalage logique vers la droite de GXn. |
| GRS | Cette instruction permet d'effectuer un décalage vers la droite de GXn. |
| GSTD | Cette instruction permet de spécifié le contenu de la paire GXn par les bits de 24 à 26 du code op entreposé dans l'emplacement mémoire de la paire Y. |
| GTB | Cette instruction permet d'effectuer une conversion définie par l'algorithme suivant dans lequel R et S désignent le contenu de la position de bit i du registre A avant et après la conversion: S0 = R0, S1 = (R0 et Si-1) ou (Ri et Si-1) où: i = 1, ..., 35. |
| LARn | Cette instruction permet de charger le registre d'adresse n. |
| LAREG | Cette instruction permet de charger les registres d'adresse. Ainsi, le matériel suppose que les 3 bits inférieurs de l'adresse Y = 000 et les 8 mots commençant par la limite de 8 mots sont accédés. Aucune vérification n'est effectuée pour déterminer si les 3 bits inférieurs de Y = 000. L'emplacement Y doit être forcé à un multiple de 8 en entrant un 8 dans la colonne 7 de l'instruction définissant Y, ou en utilisant une 2 8 pseudo-opération. |
| LCA | Cette instruction permet de changer le nombre à son négatif (si ≠ 0) en le déplaçant de Y à A. L'opération est exécutée en formant le complément à 2 de la chaîne de 36 bits. Une condition de débordement existe si C(Y) = 2 ** 35. |
| LCAQ | Cette instruction permet de changer le nombre à son négatif (si ≠ 0) tout en le déplaçant de la paire Y à AQ. L'opération est exécutée en formant le complément à 2 de la chaîne de 72 bits. Une condition de débordement existe si (C(Y)-pair) = -2 ** 71. |
| LCON | Cette instruction permet de charger la table de connexion se trouve dans la mémoire du bloc-notes du CPU aux emplacements de 74 à 77. La table de connexion secondaire se trouve aux emplacements de 0 à 3. |
| LCPR | Cette instruction permet de charger les registres du processeur central. Les registres sont sélectionnés par le champ de la balise d'instruction. |
| LCQ | Cette instruction permet de changer le nombre à sa valeur négative (si ≠ 0) en le déplaçant de Y à Q. L'opération est exécutée en formant le complément à 2 de la chaîne de 36 bits. Une condition de débordement existe si C(Y) = -2 ** 35. |
| LCXn | Cette instruction permet de changer le nombre à sa valeur négative (si ≠ 0) tout en le déplaçant des bits de 0 à 17 de Y à Xn ou de Y à GXn. L'opération est exécutée en formant le complément à 2 de la chaîne de 18 bits. |
| LDA | Cette instruction permet de charger le registre A. |
| LDAC | Cette instruction permet d'effectuer une opération de synchronisation dans plusieurs systèmes de CPU. L'exécution de l'instruction suivante est retardée jusqu'à ce que la demande de vidage du cache appliquée à toutes les CPU soit terminée. |
| LDAQ | Cette instruction permet de charger le registre QA. |
| LDAS | Cette instruction permet d'extraire un descripteur des emplacements de mémoire pair/impair Y et Y+1 et les vérifications suivantes sont effectuées sur le descripteur: Champ de type T = 1. Base et borne sont des mots modulo 2 (les 3 bits de base les moins significatifs doivent être 0; les 3 bits les moins significatifs de la limite doivent être 1 si le drapeau 27 est 1). |
| LDCR | Cette instruction permet de charger le complément d'un registre d'un autre registre. |
| LDDn | Cette instruction est un ensemble de 8 instructions fournissant la possibilité de charger un registre de descripteur (DRn) avec un nouveau descripteur ou de modifier le descripteur actuellement contenu dans DRn. Le type de segment référencé par l'adresse générée détermine la fonction à exécuter. |
| LDDR | Cette instruction permet de charger le registre double d'une paire de registre. |
| LDDSA | Cette instruction permet de charger le registre d'adresse de pile. |
| LDDSD | Cette instruction permet d'extraire l'opérande de mémoire à double mot des emplacements de mémoire pairs et impairs Y et Y+1. L'opérande doit être au format descripteur standard avec un champ type de T = 0. Les 3 bits inférieurs de la base de ce descripteur de segment doivent être 0 (le descripteur dans le DSDR spécifie le segment commençant par la limite d'un mot pair). Le bit de drapeau 22 doit être 0. |
| LDE | Cette instruction permet de charger le registre exponentiel. |
| LDEAn | Cette instruction permet de charger l'adresse étendue n. |
| LDI | Cette instruction permet de charger l'indicateur. |
| LDO | Cette instruction permet de charger le registre d'option. |
| LDPn | Cette instruction contient un ensemble de 8 instructions similaire à l'instruction LDDn avec l'option de copie; cependant, aucun vecteur n'est requis et ARn peut être chargé avec une valeur autre que tous les 0. |
| LDPR | Cette instruction permet de charger le registre positif d'un registre. |
| LDPS | Cette instruction permet d'extraire le descripteur des emplacements de mémoire pairs/impairs Y et Y+1. |
| LDQ | Cette instruction permet de charger le registre Q. |
| LDRR | Cette instruction permet de charger un registre d'un registre. |
| LDSS | Cette instruction permet de récupérer l'opérande à partir des emplacements de mémoire pairs et impairs Y et Y+1. L'opérande doit être un descripteur standard de type T = 1 ou 3. Les vérifications suivantes sont effectuées sur le descripteur: Pour T = 1, les bits de drapeau 20, 21, 27 et 28 = 1 et les bits de drapeau 25 et 26 = 0. Pour T = 3, marquer les bits 20 et 21 = 1. |
| LDT | Cette instruction permet de charger le registre de minuterie. |
| LDWS | Cette instruction permet de remplacer le contenu de l'emplacement mémoire Y par le contenu des registres d'espace de travail (WSR) 0, 1, 2 et 3 ou WSR 4, 5, 6 et 7 en fonction de la valeur du bit 17 (mode NS) ou 33 (mode ES) de l'adresse effective. |
| LDXn | Cette instruction permet de charger le registre d'index n dans le haut. |
| LIMR | Cette instruction permet de sélectionner la SCU par le bit SCU de contrôle. |
| LLR | Cette instruction permet de faire une rotation de C(AQ) à gauche du nombre de positions indiqué par les bits de 11 à 17 de Y (y modulo 128) (mode NS) ou Y27-33 (mode ES). Il entre chaque bit quittant la position de bit 0 de AQ dans la position de bit 71 de AQ. |
| LLS | Cette instruction permet d'effectuer le décalage de C(AQ) vers la gauche par le nombre de positions indiqué par les bits de 11 à 17 de Y (y modulo 128) (mode NS) ou Y27-33 (mode ES); et il rempli les positions libérées par des 0. |
| LPDBR | Cette instruction permet de charger le contenu des bits de 0 à 18 de Yare dans le PDBR de 19 bits. La mémoire associative (AM) est effacée, si elle est activée, et C(Y) est inchangée. |
| LPL | Cette instruction permet d'utiliser le pointeur et l'entreposage de longueur (P&L) par le matériel pour entreposer les informations de contrôle afin de poursuivre l'exécution après l'interruption d'une instruction multi-mots interruptible pendant l'exécution. Le registre d'opérande bas (LOR) est un registre utilisé avec des instructions de quadruple précision. |
| LREG | Cette instruction permet d'accéder à la mémoire (emplacement y) sur une limite de double mot en mettant à 0 les 3 bits inférieurs de l'adresse effective Y, en y ajoutant une adresse de base et en tronquant le bit d'adresse de mot le moins significatif. |
| LRL | Cette instruction permet d'effectuer un long décalage logique vers la droite. |
| LRMB | Cette instruction permet de placer le contenu de l'adresse effective dans le registre de base de mémoire de réserve (RMBR). Le RMBR est situé dans la moitié PATROL de la mémoire du bloc-notes du processeur à l'emplacement 73. Le micrologiciel d'initialisation met RMBR à 0. Le logiciel GCOS met le RMBR à 0 lorsque le processeur est libéré comme requis par l'instruction CAMP. |
| LRS | Cette instruction permet d'effectuer un décalage long vers la droite. |
| LXLn | Cette instruction permet de charger le registre d'index n du bas. |
| MLR | Cette instruction permet de remplacer, en commençant à l'emplacement yel, les caractères alphanumériques du type de données TA1 de la string-1, de gauche à droite, les caractères alphanumériques du type de données TA2 de la string-2 commençant à l'emplacement YC2. Si TA1 et TA2 diffèrent, chaque caractère a une troncature d'ordre supérieur ou un remplissage nul, selon le cas. |
| MME | Cette instruction permet de générer une erreur MME amenant le processeur à passer en mode maître privilégié et à exécuter une commande CLIMB vers l'intérieur en utilisant le descripteur d'entrée de la paire de mots dans les emplacements de mémoire 32 et 33 (octal). |
| MP2D | Cette instruction est identique à MP3D sauf que le produit est entreposé en utilisant YC2, TN2, S2 et, si S2 indique un format mis à l'échelle, SF2. |
| MP2DX | Cette instruction est identique à MP3DX sauf que le produit est entreposé en utilisant YC2, TN2, SX2 et, si SX2 indique un format à l'échelle, SF2. |
| MP3D | Cette instruction permet de multiplier le nombre décimal du type de données TN2, signe et type décimal S2, et l'emplacement de départ YC2 par le nombre décimal du type de données TN1, le signe et le type décimal S1 et l'emplacement de départ YC1. Le produit est entreposé à partir de l'emplacement YC3 sous la forme d'un nombre décimal de type de données TN3 et d'un signe et d'un type décimal S3. |
| MP3DX | Cette instruction permet de multiplier le nombre décimal du type de données TN2, signe et type décimal S2 et emplacement de départ YC2, par le nombre décimal du type de données TN1, le signe et le type décimal S1 et l'emplacement de départ YC1. Le produit est entreposé à partir de l'emplacement YC3 sous la forme d'un nombre décimal de type de données TN3 et d'un signe et d'un type décimal S3. |
| MPF | Cette instruction permet de multiplier 2 facteurs fractionnaires de 36 bits (signe compris) pour former un produit fractionnaire de 71 bits (signe compris). Le produit est entreposé dans AQ, justifié à gauche. Le bit 71 de C(AQ) est rempli avec un bit 0. |
| MPRR | Cette instruction permet de spécifier une paire de registres dans Rl. Le produit du contenu du registre impaire (Q si A, Q est spécifié) et celui de R2 est pris et le résultat est chargé, justifié à droite dans la paire R1. |
| MPRS | Cette instruction permet de multiplier le contenu de Rl et R2. Les 36 bits de poids faible du résultat sont chargés dans R1. |
| MPX | Cette instruction permet de multiplier le contenu avec celui du mot à l'emplacement mémoire Y. Les 36 bits de poids faible de la résolution sont chargés dans GXn. |
| MPY | Cette instruction permet de multiplier 2 facteurs intégraux de 36 bits (y compris le signe) pour former un produit intégral de 71 bits (signe compris). Le produit est entreposé dans AQ, justifié à droite. Le bit 0 de C(AQ) est rempli avec un bit de «signe étendu». |
| MRL | Cette instruction est identique à MLR sauf que les positions de départ sont YCI+(Ll-l) et YC2+(L2-1) et que le déplacement est de droite à gauche (du caractère le moins significatif et le caractère le plus significatif). Par conséquent, toute troncature ou remplissage se fait avec des caractères les plus significatifs. |
| MTM | Cette instruction permet de déplacer 1, 2, 3 ou 4 caractères de 9 bits en mémoire à partir du registre spécifié dans le champ RECR de l'instruction. MTM est l'inverse de MTR. |
| MTR | Cette instruction permet de déplacer 1, 2, 3 ou 4 caractères de 9 bits de l'emplacement de mémoire commençant à YCN + (L-1) vers un registre spécifié par le champ RECR (des bits 14 à 17) du mot d'instruction. MTR est l'inverse de MTM. |
| MVE | Cette instruction permet de déplacer, a partir de l'emplacement YC1, la chaîne de caractères alphanumériques du type de données TAl vers la chaîne de caractères alphanumériques du type de données TA3 à partir de l'emplacement YC3. Le déplacement est sous le contrôle de la séquence de micro opération de longueur L2 et de type TA2 = 00 commençant à l'emplacement YC2. |
| MVN | Cette instruction permet de déplacer, correctement proportionnés, à partir de l'emplacement YC1, le nombre décimal du type de données TNl et le signe et le type décimal S1, au nombre décimal du type de données TN2 et au type signe et décimal S2 commençant à l'emplacement YC2. |
| MVNE | Cette instruction permet de déplacer, a partir de l'emplacement YC1, la chaîne de caractères numériques du type de données TNl vers la chaîne de caractères alphanumériques du type de données TA3 à partir de l'emplacement YC3. Le déplacement est sous le contrôle de la séquence de micro-opération de longueur L2 et de type TA2 = 00 commençant à l'emplacement YC2. |
| MVNEX | Cette instruction est identique à l'instruction MVNE, mais avec la possibilité supplémentaire d'initialiser une table d'insertion d'édition. |
| MVNX | Cette instruction permet de déplacer correctement mis à l'échelle, en commençant à l'emplacement YC1, le nombre décimal du type de données TN1 et le signe et le type décimal SXl, au nombre décimal du type de données TN2 et au type décimal SX2 commençant à l'emplacement YC2. |
| MVT | Cette instruction permet d'utiliser, a partir de l'emplacement YC1, les caractères alphanumériques du type de données TAl comme index pour une table de caractères contigus de 9 bits commençant à l'emplacement Y3 (position de caractère 0). Le code octal du caractère de string-l est utilisé comme index pour string-3. Les caractères indexés à 9 bits (ou les caractères à 4 ou 6 bits justifiés à droite) de la string-3 remplacent le contenu de la string-2, en commençant à l'emplacement YC2. Si TAl et TA2 sont différents, chaque caractère aura une troncature d'ordre supérieur. Si Ll est inférieur à L2, le caractère FILL (les 9 bits entiers) est utilisé comme index de la table pour remplacer les caractères L2-Ll les moins significatifs de la string-2. Le contenu de la string-1 reste inchangé sauf en cas de chevauchement de chaînes. Lorsque le caractère de 9 bits converti la table et la chaîne se chevauchent, le résultat est imprévisible. |
| NARn | Cette instruction permet d'extraire le descripteur numérique de l'adresse effective calculée Y et le bit TN est examiné. Si TN = 0 (caractères de 9 bits), les bits 18 et 19 du champ CN vont aux positions correspondantes de ARn et les zéros remplissent les bits de 20 à 23 de ARn. Si TN = 1, le caractère de 4 bits contenu dans le champ CN est converti en représentation de chaîne de bits et placé dans les bits de 18 à 23 de ARn. Dans les 2 cas, le champ d'adresse du mot descripteur (de 0 à 17) passe aux bits de 0 à 17 de ARn. |
| NEG | Cette instruction permet de changer le nombre de A en négatif (si ≠ 0). L'opération est exécutée en formant le complément à 2 de la chaîne de 36 bits. |
| NEGL | Cette instruction permet de changer le nombre de AQ en négatif (si ≠ 0). L'opération est exécutée en formant le complément à 2 de la chaîne de 72 bits. |
| NOP | Cette instruction permet d'effectuer aucune opération et l'adresse effective est toujours préparée. |
| ORA | Cette instruction permet d'effectuer un «Ou binaire» au registre A. |
| ORAQ | Cette instruction permet d'effectuer un «Ou binaire» au registre QA. |
| ORQ | Cette instruction permet d'effectuer un «Ou binaire» au registre Q. |
| ORRR | Cette instruction permet d'effectuer un «Ou binaire» de registre à registre. |
| ORSA | Cette instruction permet d'effectuer un entreposage d'un «Ou binaire» avec le registre A. |
| ORSQ | Cette instruction permet d'effectuer un entreposage d'un «Ou binaire» avec le registre Q. |
| ORSXn | Cette instruction permet d'effectuer un entreposage d'un «Ou binaire» avec le registre d'index n. |
| ORXn | Cette instruction permet d'effectuer un «Ou binaire» avec le registre d'index n. |
| PAS | Cette instruction permet de fournir un moyen de modifier le champ lié de l'ASR. L'opérande l-mot est obtenu à partir de l'emplacement mémoire Y. |
| PULS1 | Cette instruction est identique à l'instruction NOP, sauf qu'elle provoque l'apparition de certains signaux de synchronisation de surveillance de matériel externe uniques dans les circuits logiques du processeur. |
| PULS2 | Cette instruction est identique à l'instruction NOP, sauf qu'elle provoque l'apparition de certains signaux de synchronisation de surveillance de matériel externe uniques dans les circuits logiques du processeur. |
| QFAD | Cette instruction permet d'additionner un nombre à virgule flottante de quadruple précision. |
| QFLD | Cette instruction permet de charger un nombre à virgule flottante de quadruple précision. |
| QFMP | Cette instruction permet de multiplier un nombre à virgule flottante de quadruple précision. |
| QFSB | Cette instruction permet de soustraire un nombre à virgule flottante de quadruple précision. |
| QFST | Cette instruction permet d'entreposer un nombre à virgule flottante de quadruple précision. |
| QFSTR | Cette instruction permet d'entreposer un nombre à virgule flottante de quadruple précision arrondi. |
| QLR | Cette instruction permet d'effectuer une rotation de C(Q) à gauche du nombre de positions indiqué par les bits de 11 à 17 (mode NS) ou de 27 à 33 (mode ES) de Y (y modulo 128). Entrez chaque bit quittant la position de bit 0 de Q dans la position de bit 35 de Q. |
| QLS | Cette instruction permet d'effectuer un décalage de C(Q) laissé par le nombre de positions indiqué par les bits de 11 à 17 (mode NS) ou de 27 à 33 (mode ES) de Y (y modulo 128). Il remplit les positions libérées par des 0. Le nombre de changements dans l'instruction doit être un nombre décimal. |
| QRL | Cette instruction permet d'effectuer un décalage de C(Q) à droite du nombre de positions indiqué par bits de 11 à 17 (mode NS) ou de 27 à 33 (mode ES) de Y (y modulo 128). Il remplit les positions libérées avec des 0. Le nombre de changements dans l'instruction doit être un nombre décimal. |
| QRS | Cette instruction permet de décaler C(Q) à droite du nombre de positions indiqué par les bits de 11 à 17 ou de 27 à 33 (mode ES) de Y (y modulo 128). Il remplit les positions libérées avec le bit 0 de C(Q). Le nombre de changements dans l'instruction doit être un nombre décimal. |
| QSMP | Cette instruction permet d'effectuer une multiplication à virgule flottante à quadruple précision avec opérandes à double précision. |
| RCW | Cette instruction permet de sélectionner le SCU par le bit SCU de contrôle. |
| RET | Cette instruction permet de charger le contenu de l'emplacement spécifié par y dans le registre d'instructions et d'indicateurs avec le bit 29 = O. L'instruction RET ne charge pas le registre de segment d'instruction (ISR) et le SEGID(IS). Le retour est alors dans le segment d'instruction en cours. L'instruction RET peut être considérée comme une instruction 101 suivie d'un transfert à l'emplacement spécifié par C(Y) de 0 à 17. |
| RIMR | Cette instruction permet de lire les masques dans la SCU correspondant au port émetteur; le masque de tout est également lu. |
| RIW | Cette instruction permet lire une paire de mot d'interruption. Ainsi, si une file d'attente non masquée dans la SCU de contrôle a une entrée, alors le contenu de l'entrée de la file d'attente d'interruption est déplacé dans le registre AQ. L'entrée de la file d'attente d'interruption contient le numéro de niveau. S'il n'y a pas de file d'attente non masquée d'une entrée, alors les 0 sont déplacés dans le registre AQ. |
| RMID | Cette instruction permet de fournir l'accès au programme pour le registre d'identification de la mémoire. La sélection SCU est basée sur le bit 22 de contrôle SCU dans le registre de mode CPU. |
| RMR | Cette instruction permet de fournir un accès au programme pour le registre d'état de la mémoire. Ce registre est composé de 8 bits (40 à 47) dans un registre de 72 bits. La sélection SCU est basée sur le bit SCU de contrôle dans le registre du mode CPU. |
| RPAT | Cette instruction fonctionne comme l'instruction DIS. Lorsque PATROL est activé, un cycle complet de toutes les pages de test est exécuté. L'échantillonnage des interruptions à la fin de chaque page de test n'est pas effectué. A la fin du cycle complet, la CPU revient à l'exécution de l'instruction suivante. |
| RPD | Cette instruction permet de récupérés la paire Y suivante et de les enregistrer dans le processeur; puis ils sont exécutés plusieurs fois jusqu'à ce qu'une condition de terminaison spécifiée soit remplie. |
| RPL | Cette instruction permet d'exécuter l'instruction suivante un nombre de fois spécifié ou jusqu'à ce e que l'adresse de lien de 0 soit détectée. |
| RPT | Cette instruction permet d'exécuter l'instruction suivante un nombre de fois spécifié ou jusqu'à ce qu'une condition de terminaison spécifiée soit remplie. |
| RSCR | Cette instruction permet de fournir un accès au programme à tous les registres du contrôleur système. La sélection SCU est basée sur le bit SCU de contrôle dans le registre de mode CPU. Le développement de l'adresse est suivi et transféré à la SCU pour sélectionner le registre général. En mode esclave, l'adresse finale est obligée de référencer l'horloge du calendrier. |
| RSW | Cette instruction permet de lire les caractéristiques du modèle de système précédemment définies par le microprogramme et les charge dans le registre A. |
| S4BD | Cette instruction est identique à A4BD sauf que y et C(DR) sont ajoutés et que la somme est soustraite du contenu de ARn. |
| S4BDX | Cette instruction est identique à A4BD sauf que y et C(DR) sont ajoutés et que la somme est soustraite du contenu de ARn. De plus, le bit 29 est forcé à 0. Si le bit 29 est 0, le contenu de ARn est supposé être égal à 0. |
| S6BD | Cette instruction est identique à A6BD sauf que y et C(DR) sont ajoutés et que la somme est soustraite du contenu de ARn. |
| S6BDX | Cette instruction est identique à A6BD sauf que y et C(DR) sont ajoutés et que la somme est soustraite du contenu de ARn. De plus, le bit 29 est forcé à 0. Si le bit 29 est 0, le contenu de ARn est supposé être égal à 0. |
| S9BD | Cette instruction est identique à A9BD sauf que y et C(DR) sont ajoutés et que la somme est soustraite du contenu de ARn. |
| S9BDX | Cette instruction est identique à A9BD sauf que y et C(DR) sont ajoutés et que la somme est soustraite du contenu de ARn. De plus, le bit 29 est forcé à 0. Si le bit 29 est 0, le contenu de ARn est supposé être égal à 0. |
| SARn | Cette instruction permet d'entreposer le registre d'adresse n. |
| SAREG | Cette instruction permet d'entreposer les 3 bits inférieurs de Yare supposés être 000 et les 8 mots commençant par la limite de 8 mots destiné à l'entreposage. Aucune vérification n'est effectuée pour déterminer si les 3 bits inférieurs de Yare sont réellement 000. |
| SB2D | Cette instruction est identique à SB3D sauf que la différence est stockée en utilisant YC2, TN2, S2 et, si S2 indique un format mis à l'échelle, SF2. |
| SB2DX | Cette instruction est identique à SB3DX sauf que la différence est entreposée en utilisant YC2, TN2, SX2 et, si SX2 indique un format mis à l'échelle, SF2. |
| SB3D | Cette instruction permet de soustraire le nombre décimal du type de données TN1, le signe et type décimal S1 et l'emplacement de départ YC1, du nombre décimal du type de données TN2, du type signe et décimal S2 et de l'emplacement de départ YC2. La différence est entreposée à partir de l'emplacement YC3 sous la forme d'un nombre décimal du type de données TN3 et du signe et du type décimal S3. |
| SB3DX | Cette instruction permet de soustraire le nombre décimal du type de données TN1, le signe et le type décimal SX1 et l'emplacement de départ YC1, du nombre décimal du type de données TN2, du signe et du type décimal SX2 et de l'emplacement de départ YC2. La différence est entreposée à partir de l'emplacement YC3 sous la forme d'un nombre décimal du type de données TN3 et d'un signe et d'un type décimal SX3. |
| SBA | Cette instruction permet d'effectuer une soustraction du registre A. |
| SBAQ | Cette instruction permet d'effectuer une soustraction du registre AQ. |
| SBAR | Cette instruction permet d'indiquer que l'adresse de base est une adresse de zéro modulo 1024 mots étant la première adresse valide attribuée au programme esclave. La limite d'adresse non attribuée est une adresse de zéro modulo 1024 mots étant la première adresse non valide par rapport à l'adresse de base, au-delà de l'espace de mémoire alloué au programme esclave (La limite d'adresse non localisée / 1024 est également la quantité de blocs de 1024 mots alloués au programme esclave). |
| SBD | Cette instruction est identique à ABD sauf que y et C (DR) sont ajoutés et que la somme est soustraite du RA. |
| SBDX | Cette instruction est identique à ABD sauf que y et C (DR) sont ajoutés et que la somme est soustraite du RA. De plus, le bit 29 est forcé à 0. Si le bit 29 est 0, le contenu de ARn est supposé d'être 0. |
| SBLA | Cette instruction est identique à SBA sauf que l'indicateur de débordement n'est pas affecté et qu'une erreur de débordement ne se produit pas. Les opérandes et les résultats sont traités comme des entiers binaires positifs non signés. |
| SBLAQ | Cette instruction est identique à SBAQ sauf que l'indicateur de débordement n'est pas affecté et qu'une erreur de débordement ne se produit pas. Les opérandes et les résultats sont traités comme des entiers binaires positifs non signés. |
| SBLQ | Cette instruction est identique à SBQ sauf que l'indicateur de débordement n'est pas affecté et qu'une erreur de débordement ne se produit pas. Les opérandes et les résultats sont traités comme des entiers binaires positifs non signés. |
| SBLR | Cette instruction permet de soustraire un registre logique d'un registre. |
| SBLXn | Cette instruction permet d'effectuer une soustraction logique d'un registre d'index n. |
| SBQ | Cette instruction permet de soustraire le registre C(Q) du registre C(Y). |
| SBRR | Cette instruction permet de soustraire un registre d'un autre registre. |
| SBXn | Cette instruction permet de soustraire le registre l'index n. |
| SCD | Cette instruction d'effectuer une concaténation des paires L1-1 de caractères de type TAl lorsque N1 = 0 ou 1, à partir de l'emplacement YC1, et de les comparer aux 2 caractères de type TAl supposés étant entreposés dans les emplacements YC2 et YC2+1 ou dans les bits de 0 à 7, des bits de 0 à 11, ou; lorsque le champ REG de MF2 spécifie la modification DU, des bits de 0 à 17 du champ d'adresse du descripteur d'opérande 2. |
| SCDR | Cette instruction est identique à SCD sauf que le démarrage est à l'emplacement YC1 + (L1-1) et que les paires sont balayées en sens inverse à l'emplacement YC1. |
| SCM | Cette instruction permet de masqués et comparés à partir de l'emplacement YC1, les caractères TA1 de type L1 avec le caractère supposé TA contenu soit à l'emplacement YC2 soit dans les bits de 0 à 8 ou de 0 à 5 du champ d'adresse du descripteur d'opérande 2 (lorsque le champ REG de MF2 spécifie la modification du DU). Le masque est justifié à droite dans les positions de bit de 0 à 8 du mot d'instruction. Chaque position de bit du masque 1 empêche la position du bit dans les 2 caractères d'entrer dans la comparaison. |
| SCMR | Cette instruction est identique à SCM, sauf qu'il commence à l'emplacement YC1 + (L1-1) et progresse vers l'emplacement YC1. |
| SCPR | Cette instruction permet de sélectionner les registres CPU en fonction du champ de l'instruction, les entrepose en mémoire ou les charge dans le registre A. |
| SDRn | Cette instruction permet d'entreposer le descripteur de DRn dans l'emplacement disponible suivant de la pile de paramètres et ajuste le registre de borne de la pile de paramètres et le registre des hautes eaux (HWMR). Le champ y de cette instruction n'est pas interprété par le matériel. Aucune vérification liée à l'adresse n'est effectuée. Le segment de paramètre est le segment d'opérande. |
| SIW | Cette instruction permet de produire une écriture en double mot sur la SCU de contrôle désignée. La SCU entrepose le double mot dans la file d'attente d'interruption de niveau et informe tous les ports de réception. La SCU regarde les bits de 27 à 30 des données pour déterminer le niveau de la file d'attente d'interruption. Les 8 files d'attente sont circulaires, premier entré/premier sorti, avec des longueurs de file d'attente de 256 paires de mots par port. Si le numéro de niveau de file d'attente dépasse 256, un bit est défini dans le registre d'échec du SCU. |
| SMID | Cette instruction permet de définir les registres ID de la mémoire. L'unité de mémoire physique étant sélectionnée par l'adresse dépend du ID physique ou du 1D logique de la SCU en fonction du réglage du registre de configuration SCU. |
| SMR | Cette instruction permet de fournir un moyen de définir les registres d'état de la mémoire. La sélection SCU est basée sur le bit SCU de contrôle dans le registre de mode CPU. |
| SPCF | Cette instruction permet de fournir un moyen de désactiver les indicateurs de comparaison de descripteur de segment (SD) et d'inhiber la comparaison. |
| SPDBR | Cette instruction permet d'entreposer le contenu PDBR dans le bit de 0 à 18 de l'emplacement Y. Le zéro est entreposé dans C(Y) de 19 à 35. Le contenu PDBR reste inchangé. |
| SPL | Cette instruction permet d'entreposer des pointeurs et des longueurs utilisé par le matériel pour les informations de contrôle lorsqu'une instruction mu1timot interruptible est interrompue pendant l'exécution. Ces registres permettent au matériel de reprendre le traitement d'une instruction interrompue après un retour de service de l'interruption. |
| SREG | Cette instruction permet d'entreposer tous les registres. |
| SSA | Cette instruction permet d'effectuer une soustraction dans l'entreposage du registre C(A). |
| SSCR | Cette instruction fournit un accès au programme à tous les registres du contrôleur système. La sélection SCU est basée sur le bit SCU de contrôle dans le registre de mode CPU. Le développement d'adresse est suivi et est transféré à la SCU pour sélectionner le registre général. |
| SSQ | Cette instruction permet d'effectuer une soustraction dans l'entreposage du registre C(Q). |
| SSXn | Cette instruction permet d'effectuer une soustraction dans l'entreposage du registre d'index n. |
| STA | Cette instruction permet d'entreposer le contenu du registre C(A) dans C(Y). |
| STAC | Cette instruction permet d'émettre une séquence de lecture-verrouillage, d'écriture-déverrouillage en mémoire. Le cache est ignoré. Si un accès au cache se produit et que le test conditionnel est satisfait, le bloc de cache est mis à jour. |
| STACQ | Cette instruction permet d'émettre une séquence de lecture-verrouillage, d'écriture-déverrouillage. Le cache est ignoré. Si un accès au cache se produit et que le test conditionnel est satisfait, le bloc de cache est mis à jour. |
| STAQ | Cette instruction permet d'entreposer le contenu de C(AQ) dans la paire Y de C(Y). |
| STAS | Cette instruction permet d'entreposer le contenu actuel du registre de pile de paramètres (ASR) dans les emplacements de mémoire pairs et impairs Y et Y+1. Le contenu de l'ASR reste inchangé. |
| STBA | Cette instruction permet de spécifier les bits binaires dans le champ de balise pour les positions d'octet de A et Y affectées. Le champ de balise est entré comme un nombre octal à 2 chiffres. Les positions de bits 34 et 35 sont ignorées. |
| STBQ | Cette instruction permet de spécifier les bits binaires dans le champ de balise pour les positions d'octet de Q et Y affectées. Le champ de balise est entré comme un nombre octal à 2 chiffres. Les positions de bits 34 et 35 sont ignorées. |
| STC1 | Cette instruction permet d'entreposer le compteur d'instruction plus 1. |
| STC2 | Cette instruction permet d'entreposer le compteur d'instruction plus 2. |
| STCA | Cette instruction permet d'indiquer les bits binaires (1) dans le champ de balise pour les emplacements de caractères A et Y affectés. Le champ de balise est entré comme un nombre octal à 2 chiffres. |
| STCQ | Cette instruction permet d'indiquer les bits binaires (1) dans le champ de balise pour les emplacements de caractères Q et Y affectés. Le champ de balise est entré comme un nombre octal à 2 chiffres. |
| STDn | Cette instruction permet d'entreposer le contenu de DRn dans un emplacement pair/impair du segment de descripteur de segment ou du segment d'opérande. |
| STDSA | Cette instruction permet d'entreposer le registre d'adresse de pile de données. |
| STDSD | Cette instruction permet d'entreposer le registre de descripteur de pile de données. |
| STE | Cette instruction permet d'entreposer le registre exponentiel. |
| STI | Cette instruction permet d'entreposer le contenu du registre des indicateurs dans C(Y) de 18 à 32 après modification de l'adresse. La valeur entreposée dans C(Y) 25 est l'état Tally Runout avant la modification de l'adresse. |
| STO | Cette instruction permet d'entreposer les 2 bits de drapeau du registre d'option en mémoire. |
| STPn | Cette instruction permet d'entreposer le registre d'adresses (ARn) et le registre d'identité de segment associé (SEGIDn) en mémoire. Le contenu des registres reste inchangé. |
| STPDW | Cette instruction permet d'entreposer le contenu du mot de répertoire PTWAM n dans l'emplacement mémoire Y des bits de 00 à 29; les 0 sont entreposés dans les bits de 30 à 35. Les bits de 00 à 26 représentent la combinaison du numéro d'espace de travail et de l'adresse virtuelle étant entreposée dans le mot de répertoire pour une association future. Les bits 28 et 29 spécifient le compteur circulaire pour la ligne dans laquelle ce mot de répertoire est entreposé dans l'AM. Le bit 27 = 1 spécifie que la ligne dans laquelle ce mot de répertoire est entreposé est pleine. |
| STPS | Cette instruction permet d'entreposer le contenu actuel du registre de segments de paramètres (PSR) dans les emplacements de mémoire pairs et impairs Y et Y+1. Le contenu du PSR reste inchangé. |
| STPTW | Cette instruction permet d'entreposer le contenu du mot PTWAM n dans l'emplacement mémoire Y. L'adresse mémoire absolue (mod 1024) de la page référencée est entreposée dans les bits de 4 à 17. Les bits de 0 à 3 et de 18 à 29 sont entreposés sous forme de 0. Les bits de 30 à 35 sont les bits du champ de contrôle matériel dans le PTW (les bits 30 et 35 sont entreposés comme ceux-ci). |
| STQ | Cette instruction permet d'entreposer le contenu du registre C(Q) dans le C(Y). |
| STSS | Cette instruction permet d'entreposer le contenu du registre SSR (Safe Store Register) dans le C(Y). |
| STT | Cette instruction permet d'entreposer le contenu du registre de minuterie dans le C(Y). |
| STTA | Cette instruction permet d'entreposer le contenu des registres de test 0 et 1 dans les emplacements de mémoire pairs/impairs Y et Y+1. Le contenu des registres de test reste inchangé. |
| STTD | Cette instruction permet d'entreposer le contenu des registres de test 2 et 3 dans les emplacements de mémoire pairs/impairs Y et Y+1. Le contenu des registres de test reste inchangé. |
| STWS | Cette instruction permet d'entreposer le contenu de WSRO vers WSR3 ou de WSR4 vers WSR7 dans l'emplacement mémoire Y, conformément au réglage de la valeur EA17/EA33. |
| STXn | Cette instruction permet d'entreposer le registre d'index n dans le haut. |
| STZ | Cette instruction permet d'entreposer la valeur 0 dans C(Y). |
| SWCA | Cette instruction est identique à SBA sauf que, lorsque l'indicateur de retenue est sur OFF au début de l'instruction, un 1 positif est soustrait de la position la moins significative. |
| SWCQ | Cette instruction est identique à celle du SBQ sauf que lorsque l'indicateur de retenue est sur OFF au début de l'instruction, un 1 positif est soustrait de la position la moins significative. |
| SWD | Cette instruction permet d'ajouter le champ y (avec le bit 3 étendu) au contenu du registre spécifié par le code dans le champ DR. Ensuite, si le bit 29 = 0, cette valeur remplace les bits de 0 à 17 de l'AR spécifiés par les bits de 0 à 2 du champ y. Si le bit 29 = 1, cette valeur est soustraite des bits de 0 à 17 du RA spécifié et le résultat est entreposé dans les bits de 0 à 17 du RA spécifié. Dans les 2 cas, les bits de 18 à 23 du RA spécifié sont mis à 0. |
| SWDX | Cette instruction permet d'ajouter le champ y (avec le bit 3 étendu) au contenu du registre spécifié par le code dans le champ DR. Ensuite, si le bit 29 = 0, cette valeur remplace les bits de 0 à 17 de l'AR spécifiés par les bits de 0 à 2 du champ y. Si le bit 29 = 1, cette valeur est soustraite des bits de 0 à 17 du RA spécifié et le résultat est entreposé dans les bits de 0 à 17 du RA spécifié. Dans les 2 cas, les bits de 18 à 23 du RA spécifié sont mis à 0. |
| SXLn | Cette instruction permet d'entreposer le registre d'index n en bas. |
| SYNC | Cette instruction fonctionne comme un NOP; aucune opération n'a lieu. |
| SZN | Cette instruction permet de tester C(Y) et les indicateurs sont définis en fonction du résultat. |
| SZNC | Cette instruction permet d'effectuer une opération de test et de réglage, requise pour le réglage et la libération des verrous, ou pour la fermeture et l'ouverture des portes. C(Y) est testé et les indicateurs sont définis en fonction du résultat. C(Y) est ensuite remis à 0. |
| SZTL | Cette instruction permet d'évaluer la chaîne de bits commençant à l'emplacement YCBl, bit par bit, avec la chaîne commençant à l'emplacement YCB2 jusqu'à ce que le bit résultant du champ BOLR soit égal à 1 ou jusqu'à ce que L2 soit épuisé. Si L1 est supérieur à L2, l'indicateur de tronquage est activé. |
| SZTR | Cette instruction est comme à SZTL sauf que les emplacements de départ sont YCBl + (Ll-l) et YCB2 + (L2-1) et l'évaluation est de droite à gauche (bit le moins significatif au bit le plus significatif). Tout remplissage (utilisé en comparaison) est des bits les plus significatifs. |
| TCT | Cette instruction permet d'utiliser à partir de l'emplacement Yel, chaque caractère TAl de type comme index pour une table de caractères de 9 bits commençant à l'emplacement Y2. Si l'entrée de table est 0, un compteur est incrémenté de 1. |
| TCTR | Cette instruction permet de tester le caractère et de les convertir en inverse. |
| TEO | Cette instruction permet d'effectuer un transfert conditionnel si c'est un sur-débordement exponentiel, si la condition de transfert n'est pas satisfaite (le transfert n'a pas lieu), l'ISR et le SEGID(IS) ne sont pas modifiés. Lorsque le transfert se produit, le bit 29 du mot d'instruction affecte le fonctionnement comme suit: Lorsque le bit 29 du mot instruction = 0, les ISR et SEGID(IS) ne sont pas modifiés. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SEGIDn correspondant sont chargés dans les ISR et SEGID(IS). Le transfert, dans ce cas, est le transfert vers un autre segment. |
| TEU | Cette instruction permet d'effectuer un transfert conditionnel si c'est un sous-débordement exponentiel, si la condition de transfert n'est pas satisfaite (le transfert n'a pas lieu), l'ISR et le SEGID(IS) ne sont pas modifiés. Lorsque le transfert se produit, le bit 29 du mot d'instruction affecte le fonctionnement comme suit: Lorsque le bit 29 du mot instruction = 0, les ISR et SEGID(IS) ne sont pas modifiés. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SEGIDn correspondant sont chargés dans les ISR et SEGID(IS). Le transfert, dans ce cas, est le transfert vers un autre segment. |
| TMI | Cette instruction permet d'effectuer un transfert conditionnel si c'est inférieur, si la condition de transfert n'est pas satisfaite (le transfert n'a pas lieu), l'ISR et le SEGID(IS) ne sont pas modifiés. Lorsque le transfert se produit, le bit 29 du mot d'instruction affecte le fonctionnement comme suit: Lorsque le bit 29 du mot instruction = 0, les ISR et SEGID(IS) ne sont pas modifiés. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SEGIDn correspondant sont chargés dans les ISR et SEGID(IS). Le transfert, dans ce cas, est le transfert vers un autre segment. |
| TMOZ | Cette instruction permet d'effectuer un transfert conditionnel si c'est inférieur ou 0, si la condition de transfert n'est pas satisfaite (le transfert n'a pas lieu), l'ISR et le SEGID(IS) ne sont pas modifiés. Lorsque le transfert se produit, le bit 29 du mot d'instruction affecte le fonctionnement comme suit: Lorsque le bit 29 du mot instruction = 0, les ISR et SEGID(IS) ne sont pas modifiés. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SEGIDn correspondant sont chargés dans les ISR et SEGID(IS). Le transfert, dans ce cas, est le transfert vers un autre segment. |
| TNC | Cette instruction permet d'effectuer un transfert conditionnel s'il n'y pas de retenue, si la condition de transfert n'est pas satisfaite (le transfert n'a pas lieu), l'ISR et le SEGID(IS) ne sont pas modifiés. Lorsque le transfert se produit, le bit 29 du mot d'instruction affecte le fonctionnement comme suit: Lorsque le bit 29 du mot instruction = 0, les ISR et SEGID(IS) ne sont pas modifiés. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SEGIDn correspondant sont chargés dans les ISR et SEGID(IS). Le transfert, dans ce cas, est le transfert vers un autre segment. |
| TNZ | Cette instruction permet d'effectuer un transfert conditionnel s'il n'y pas de zéro, si la condition de transfert n'est pas satisfaite (le transfert n'a pas lieu), l'ISR et le SEGID(IS) ne sont pas modifiés. Lorsque le transfert se produit, le bit 29 du mot d'instruction affecte le fonctionnement comme suit: Lorsque le bit 29 du mot instruction = 0, les ISR et SEGID(IS) ne sont pas modifiés. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SEGIDn correspondant sont chargés dans les ISR et SEGID(IS). Le transfert, dans ce cas, est le transfert vers un autre segment. |
| TOV | Cette instruction permet d'effectuer un transfert conditionnel s'il y a un débordement, si la condition de transfert n'est pas satisfaite (le transfert n'a pas lieu), l'ISR et le SEGID(IS) ne sont pas modifiés. Lorsque le transfert se produit, le bit 29 du mot d'instruction affecte le fonctionnement comme suit: Lorsque le bit 29 du mot instruction = 0, les ISR et SEGID(IS) ne sont pas modifiés. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SIGIDn correspondant sont chargés dans les ISR et SEGID(IS). Le transfert, dans ce cas, est le transfert vers un autre segment. |
| TPL | Cette instruction permet d'effectuer un transfert conditionnel si c'est supérieur, si la condition de transfert n'est pas satisfaite (le transfert n'a pas lieu), l'ISR et le SEGID(IS) ne sont pas modifiés. Lorsque le transfert se produit, le bit 29 du mot d'instruction affecte le fonctionnement comme suit: Lorsque le bit 29 du mot instruction = 0, les ISR et SEGID(IS) ne sont pas modifiés. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SEGIDn correspondant sont chargés dans les ISR et SEGID(IS). Le transfert, dans ce cas, est le transfert vers un autre segment. |
| TPNZ | Cette instruction permet d'effectuer le transfert conditionnel si c'est supérieur ou non-zéro, si la condition de transfert n'est pas satisfaite (le transfert n'a pas lieu), l'ISR et le SEGID(IS) ne sont pas modifiés. Lorsque le transfert se produit, le bit 29 du mot d'instruction affecte le fonctionnement comme suit : Lorsque le bit 29 du mot instruction = 0, les ISR et SEGID(IS) ne sont pas modifiés. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SEGIDn correspondant sont chargés dans les ISR et SEGID(IS). Le transfert, dans ce cas, est le transfert vers un autre segment. |
| TRA | Cette instruction permet d'effectuer un transfert inconditionnel des instructions de contrôle, le bit 29 du mot d'instruction affecte le fonctionnement comme suit : Lorsque le bit 29 du mot d'instruction = 0, les ISR et SEGID(IS) ne sont pas affectés. Une erreur IPR ne se produit pas. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SEGIDn correspondant sont chargés dans les ISR et SEGID (IS). Le transfert dans ce cas est le transfert vers un autre segment. |
| TRC | Cette instruction permet de transférer une retenue. |
| TRCTn | Cette instruction permet de transférer dans le compteur n. |
| TRTF | Cette instruction permet d'effectuer un transfert sur indicateur de tronquage OFF. |
| TRTN | Cette instruction permet d'effectuer un transfert sur indicateur de tronquage ON. |
| TSS | Cette instruction permet de vérifier toutes les demandes de mémoire en attente avant que l'indicateur de mode maître ne soit réinitialisé sur l'instruction TSS. |
| TSXn | Cette instruction permet de transférer et fixer l'index n. |
| TTF | Cette instruction permet d'effectuer un transfert sur indicateur de dépassement de pointage OFF. |
| TTN | Cette instruction permet d'effectuer un transfert sur indicateur de dépassement de pointage ON. |
| TZE | Cette instruction permet d'effectuer un transfert conditionnel, ainsi si la condition de transfert n'est pas satisfaite (le transfert n'a pas lieu), l'ISR et le SEGID (IS) ne sont pas modifiés. Lorsque le transfert a lieu, le bit 29 du mot d'instruction affecte le fonctionnement comme suit: Lorsque le bit 29 du mot d'instruction = 0, les ISR et SEGID(IS) ne sont pas modifiés. Lorsque le bit 29 du mot d'instruction = 1, le DRn sélectionné avec les bits 0, 1, 2 et le SEGIDn correspondant sont chargés dans les ISR et SEGID(S). Le transfert, dans ce cas, est le transfert vers un autre segment. |
| UFA | Cette instruction permet d'effectuer une addition non normalisé de [C(EAQ) + C(Y)] → C(EAQ). |
| UFM | Cette instruction permet d'exécution une multiplication comme l'instruction FMP sauf que la normalisation finale n'est effectuée que si les 2 mantisses de facteur sont = -1,00 à 0. La définition de normalisation se situe sous la description de l'instruction FNO. |
| UFS | Cette instruction permet de soustraire le complément à 2 du soustracteur et la plus petite valeur est ensuite décalée vers la droite pour l'égaliser. La partie décalée est tronquée et l'addition est exécutée. |
| UFTR | Cette instruction permet de tronquer la partie fractionnaire des données à virgule flottante de C(EAQ) pour demander un nombre entier. Le résultat est non normalisé et entreposé dans C(EAQ). Une troncature correcte à un nombre entier est telle que tronquer les fractions de 2 nombres avec le même signe absolu et différent et ajouter les résultats produit 0. |
| XEC | Cette instruction permet de demander et d'exécuter l'instruction entreposé dans l'emplacement mémoire Y. |
| XED | Cette instruction permet de demander et d'exécuter les 2 instructions entreposé dans la paire Y d'emplacement mémoire (doit être paire et le prochaine doit être un emplacement impaire). |
Dernière mise à jour : Mardi, le 24 juillet 2018