END IF |
Fin si |
|---|---|
| VHDL | |
Syntaxe
|
if condition then sequential_statements_true end if; |
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if condition then sequential_statements_true else sequential_statements_false end if; |
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if condition then sequential_statements_true elsif condition then sequential_statements else sequential_statements_false end if; |
Paramètres
| Nom | Description |
|---|---|
| condition | Ce paramètre permet d'indiquer une condition à vérifier. |
| sequential_statements_true | Ce paramètre permet d'indiquer une liste d'instructions séquentiel a exécuter si la condition vrai. |
| sequential_statements | Ce paramètre permet d'indiquer une liste d'instructions séquentiel a exécuter si la deuxième condition est vrai. |
| sequential_statements_false | Ce paramètre permet d'indiquer une liste d'instructions séquentiel a exécuter si toutes les conditions sont fausses. |
Description
Ce mot réservé permet d'indiquer la fin d'une instruction IF.
Dernière mise à jour : Mercredi, le 30 mai 2018