ENTITY |
Entité |
|---|---|
| VHDL | |
Syntaxe
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entity entity_name is generic (generic_list); port (port_list);] end entity entity_name; |
Paramètres
| Nom | Description |
|---|---|
| entity_name | Ce paramètre permet d'indiquer le nom de l'entité. |
| generic_list | Ce paramètre permet d'indiquer la liste générique. |
| port_list | Ce paramètre permet d'indiquer la liste de port. |
Description
Ce mot réservé permet de décrire l'interface de l'entité de conception. Une déclaration d'entité (entity) inclut respectivement : le mot réservé entity, le nom de l'entité, le mot réservé is, les instructions optionnelles suivantes: le mot réservé generic suivi d'une liste de génériques et de leurs types, le mot réservé port suivi d'une liste de noms de port d'interface et de leurs types, toute déclaration d'éléments d'entité, le mot réservé begin suivi des déclarations de déclaration d'entité appropriées, et non optionnel, le mot réservé end suivi (optionnellement) du nom de l'entité.
Remarques
- Une entité de conception est un modèle abstrait d'un système numérique. Une entité de conception comprend : une déclaration d'entité (spécifiant le nom de l'entité et ses ports d'interface), et au moins un corps d'architecture (modélisant le fonctionnement interne du système numérique).
- Les ports d'une entité sont visibles à l'intérieur des architectures de l'entité et peuvent être référencés (avoir leurs valeurs lues ou avoir des valeurs leur étant attribuées, selon leur mode) en tant que signaux dans la ou les architecture(s).
- Les déclarations faites dans une déclaration d'entité sont visibles dans la ou les architecture(s) correspondante(s).
Dernière mise à jour : Mercredi, le 30 mai 2018