PACKAGE |
Module |
|---|---|
| VHDL | |
Syntaxe
|
package package_name is package_declarations end package package_name; |
Paramètres
| Nom | Description |
|---|---|
| package_name | Ce paramètre permet d'indiquer le nom du module. |
| package_declarations | Ce paramètre permet d'indiquer les déclarations du module. |
Description
Ce mot réservé permet d'indiquer un ensemble de déclarations pouvant inclure les éléments suivants : des alias, des attributs, des composantes, des constantes, des fichiers, des fonctions, des types et des sous-types.
Remarque
- Une déclaration package peut également inclure des spécifications d'attribut, des spécifications de déconnexion et des clauses d'utilisation.
- En regroupant des déclarations communes dans une déclaration package, la déclaration package peut être importée et utilisée dans d'autres unités de conception.
Dernière mise à jour : Mercredi, le 30 mai 2018