Sandy Bridge |
Intel |
|---|---|
| Architecture de microprocesseur | |
Description
Cette architecture de microprocesseur permet d'indiquer l'architecture proposant le Intel AVX. La microarchitecture Sandy Bridge s'appuie sur les succès de la microarchitecture Core et de la microarchitecture Nehalem. Il offre les fonctionnalités innovantes suivantes : des extensions vectorielles avancées Intel AVX, des extensions d'ensemble d'instructions de nombres réels à virgule flottante 256 bits aux extensions SIMD 128 bits, offrant jusqu'à 2 fois plus de performances par rapport au code 128 bits, le codage de destination non destructif offre des techniques de codage plus flexibles, la prise en charge la migration flexible et la coexistence entre le code AVX 256 bits, le code AVX 128 bits et l'héritage de code 128 bits SSE. un moteur frontal et d'exécution amélioré, une nouvelle composante Icache décodé améliorant la bande passante frontale et réduit les pénalités des erreurs de prédiction de branche, une prédiction de branche avancée, une prise en charge supplémentaire de macro-fusion, une fenêtre d'exécution dynamique plus grande, des améliorations arithmétiques entières multi-précision (instructions ADC et SBB, MUL et IMUL), une amélioration de la bande passante LEA, une réduction des blocages d'exécution générale (ports de lecture, conflits d'écriture différée, latence de contournement, blocages partiels), une gestion rapide des exceptions de nombre réel (en virgule flottante), des améliorations des performances des instructions XSAVE et XRSTORE et une nouvelle instruction XSAVEOPT, des améliorations de la hiérarchie du cache pour un chemin de données plus large, une doublement de la bande passante activé par deux ports symétriques pour le fonctionnement de la mémoire, une gestion simultanée d'un plus grand nombre de chargement et d'entreposage grâce à l'augmentation des tampons, une bande passante interne de deux chargements et entreposages à chaque cycle d'horloge, une amélioration de la prélecture, une architecture LLC à faible latence et bande passante élevée et une architecture en anneau à large bande passante d'interconnexion sur puce.